文 | 半导体产业纵横
伴随 AI 芯片的不断发展，先进封装已经成为老生常谈的概念。TrendForce 近日发布报告，对 AI 芯片先进封装竞争格局给出判断。报告指出，尽管英特尔 EMIB-T 等方案正在争取 AI 芯片客户，但台积电 CoWoS-L 凭借技术成熟度和良率优势，预计到 2028 年仍将是 AI 芯片主流先进封装方案。这一判断意味着，未来几年 AI 芯片的封装路线竞争将围绕 CoWoS-L 展开，其他方案想要切入这一市场，还需要在成熟度和良率上拿出更有说服力的表现。
AI 芯片的封装为什么越来越 " 大 "？
AI 芯片正在变得越来越大。但这里的大，首先指向封装，而不是单颗计算芯片本身。随着大模型参数规模和推理任务复杂度持续提升，AI 加速器需要更高算力和更大内存带宽。单颗芯片很难独立承担所有需求，Chiplet 和 HBM 因此成为提升系统性能的重要手段。芯片内部需要连接的计算资源和存储资源越来越多，压力直接传导到封装环节。
英伟达 Rubin 平台是一个很好的例子。据公开信息，Rubin GPU 采用 3360 亿晶体管，配备 HBM4，单颗 GPU 最高可提供 288GB 显存和 22TB/s 内存带宽。AMD 同样在加速迭代，Instinct MI400 系列采用 Chiplet 架构，下一代 MI455X 由 8 个计算芯片组成，面向 72 颗 GPU 组成的 Helios 机架级系统。这些产品的一个共同点，就是单个封装内集成的计算芯片和 HBM 数量在增加。从封装尺寸来看，英伟达 Blackwell GPU 已经达到约 3.3 倍掩模极限，下一代 Rubin 平台预计将达到 4 倍。
当计算芯片和 HBM 数量不断增加，传统单颗芯片加外部存储的方式越来越难以满足 AI 系统对带宽和数据传输效率的要求。把更多计算芯片和 HBM 放进同一个先进封装，可以缩短芯片之间的数据传输距离，并通过高密度互连提供更大带宽。因此，AI 芯片的大最终反映为封装尺寸的扩大。真正持续增大的，是一个先进封装内部需要集成的计算芯片、Chiplet、HBM 和高速互连的总规模，而不是单颗逻辑 Die 的横向面积。
从数据上看，封装尺寸的扩大已经持续了将近十年。据 IDTechEx 发布的先进封装技术趋势报告，台积电 CoWoS 硅中介层尺寸从 2016 年的约 1.5 倍掩模尺寸，约 1287mm2，演进到当前的 3.3 倍，约 2831mm2，并计划在 2026 年扩展至 5.5 倍，约 4719mm2。封装尺寸的扩大也直接反映在设备端，HANMI Semiconductor 新推出的 FC Bonder 75 支持的封装尺寸为 75mm x 75mm，而传统通用封装尺寸仅为 20mm x 20mm。
推动封装变大的力量还在从 GPU 扩展到 AI ASIC。TrendForce 数据显示，NVIDIA 高端 GPU 2026 年出货预计年增约 30%，AMD 于 2026 下半年力推 MI400 和 MI450。CSP 自研 ASIC 方面，2026 年出货量与动能以 Google 最为强劲，TPU v7 为主力。AWS 从下半年开始逐步推进 Trainium v3，Microsoft 和 Meta 目前仍以 GPU Server 为主，ASIC 规划量能较小。不同类型的 AI 芯片都在向更高集成度发展，意味着封装需要承载的计算和存储资源持续增加。
封装尺寸为什么遇到瓶颈？
封装尺寸不断扩大之后，问题随之而来。这么大的中介层还能否制造出来？
传统 2D 封装中，芯片通过键合线连接到封装基板，基板内部的金属布线和过孔负责信号传输。这条路径很长，引入的电阻和电感较大，信号延迟和功耗都成为瓶颈。当多个芯片分开封装并放置在 PCB 上时，信号在它们之间传输的物理距离相当长，为了驱动信号跨越这段距离，功耗会显著增加，芯片之间的整体通信带宽也因此受到限制。
面积则是另一个问题。在 PCB 上放置多个大型封装会占用庞大的物理面积，对于空间受限的产品来说难以接受。更关键的是，PCB 的布线宽度与芯片的凸点和微凸点之间存在巨大差距，这种差距限制了 I/O 的数量和密度，使得传统封装方式很难满足 AI 和高性能计算对高带宽、低延迟和小型化的要求。互连长度、物理面积和 I/O 密度三个方向同时受限，2D 封装已经很难继续承载 AI 芯片的集成需求。
为了解决这些问题，一些厂商提出了 2.5D 封装方案。其核心思路是引入一层中介层，将多个芯片并排放置在中介层上，而不是直接放在 PCB 上。芯片通过微凸点连接到中介层，中介层内部包含极其精细的重分布层，负责芯片之间高密度、短距离的水平通信。中介层再通过硅通孔垂直连接到下方的封装基板。这样一来，芯片之间的互连距离被大幅缩短，信号完整性和带宽得到改善，同时绕开了单颗芯片无法突破的掩模极限，也为后续集成更多计算芯片和 HBM 提供了可行的路径。
也正是在 2.5D 封装这条路径上，台积电的 CoWoS 逐渐成为代表性方案。
CoWoS-L：2.5D 主流方案
台积电的 CoWoS 是典型的 2.5D 封装方案，其核心就是在一个封装中整合多个 SoC 或 Chiplet 与 HBM。
目前台积电的 CoWoS 家族主要包括三个成员，分别是 CoWoS-S、CoWoS-R 和 CoWoS-L。三者最大的不同，在于中介层采用了不同的实现方式。CoWoS-S 使用大面积硅中介层，在其上通过布线实现高密度互连，将逻辑芯片和 HBM 集成到一起。CoWoS-R 则使用 RDL（重布线层）取代硅中介层。RDL 由聚合物和铜布线层构成，在保持较高互连性能的同时具备更好的机械柔性，可以较容易地扩展，以支持更大的封装尺寸。
CoWoS-L 在前两者的基础上进行了融合，是一种更加灵活的方式。它基于 RDL 进行布线，同时嵌入被称为局部硅互连的小型硅片。CoWoS-L 的 L 字母，对应的就是 Local Silicon Interconnect（LSI），也就是局部硅互连。台积电表示，LSI 通过多层亚微米级铜线路实现高布线密度的 die-to-die 互连，可以根据不同产品需求承担 SoC-to-SoC、SoC-to-Chiplet 以及 SoC-to-HBM 等连接。与此同时，RDL 负责更大范围的信号和电源传输。这样一来，高密度互连集中在真正需要精细连接的区域，而不是让整块中介层都承担同样的高密度布线。
这种结构上的变化，是 CoWoS-L 能够继续扩大封装尺寸的关键。对于超大规模 AI 芯片来说，并不是封装里的每一个区域都需要同样高的布线密度。如果所有区域都采用硅中介层的高密度布线方式，随着面积扩大，制造成本和工艺复杂度也会同步增加。CoWoS-L 通过 LSI 与 RDL 的组合，把高密度互连用在真正需要的位置，再利用 RDL 承担更大范围的连接和供电，因此可以在保持关键区域互连能力的同时，进一步扩展整个封装的尺寸。台积电目前已经将 CoWoS-L 定位为支持更大尺寸 HPC 产品的封装方案，并持续扩大其中介层尺寸，以集成更多硅芯片和 HBM。
这种局部高密度加上大面积扩展的思路，也让 CoWoS-L 与 AI 芯片的 Chiplet 架构形成了较好的匹配。未来的 AI 加速器可能同时包含多个计算 Die、不同功能的 Chiplet 以及多颗 HBM，而不同芯片之间的数据流并不完全相同。有些链路需要极高的带宽和极短的连接距离，有些则更侧重区域间的信号与电源分配。CoWoS-L 可以针对这些不同需求配置互连结构，也可以在 SoC 下方进一步整合独立的嵌入式深沟槽电容 eDTC，用于改善电源管理。换句话说，封装开始从单纯的连接芯片，逐渐转向针对整个计算系统进行互连和供电设计。
从实际尺寸演进来看，CoWoS-L 也已经走出了实验室。台积电首款 3.5 倍 reticle 尺寸的 CoWoS-L 已经于 2024 年进入量产。根据台积电 2025 年公开资料，公司完成了 5.5 倍 mask/reticle 尺寸 CoWoS 方案的认证，并计划于 2026 年启动量产，以满足 AI 和 HPC 对更高性能的需求。台积电还表示，将继续扩大 CoWoS 中介层尺寸，以容纳更多先进制程芯片和 HBM。
这一技术路线也已经开始向产品端落地。TrendForce 指出，NVIDIA 和 AMD 的 AI 加速器已经采用 CoWoS-L，Meta 的 MTIA 400 也使用了这一封装方案。随着云服务商持续发展自研 ASIC，需要在同一封装中集成更多 SoC、Chiplet 和 HBM，微软和 AWS 预计也将在 2027 年导入 CoWoS-L。TrendForce 认为，CoWoS-L 凭借技术成熟度和良率优势，预计到 2028 年仍将保持 AI 芯片主流先进封装方案。
不过，CoWoS-L 也并非 2.5D 封装唯一的实现路径。
EMIB，另一条技术路线怎么走
如果说 CoWoS-L 是在中介层上做文章，那么英特尔的 EMIB 走的是另一条 2.5D 封装路线。EMIB 全称 Embedded Multi-die Interconnect Bridge，即嵌入式多芯粒互连桥。它没有采用覆盖整个封装区域的大面积硅中介层，而是把尺寸较小的硅桥嵌入封装基板中，只在需要进行高密度互连的芯片之间建立连接。芯片依然以并排的方式放置在基板上，但彼此之间可以通过硅桥完成高密度、高速的数据传输。
与大面积硅中介层相比，EMIB 的思路更加局部化。硅桥只出现在芯片需要高速通信的区域，因此并不需要为整个封装铺设一层完整的硅中介层。英特尔介绍，EMIB 可以针对不同的 die-to-die 连接定制桥的尺寸和类型，在逻辑芯片与逻辑芯片、逻辑芯片与 HBM 之间建立高密度互连，同时避免让所有信号和电源都经过一整块硅中介层。这样既可以提高不同芯片之间的互连密度，也能够在封装结构和成本之间进行权衡。
这种结构尤其适合 Chiplet 架构。一个封装中可以放入来自不同工艺节点、不同功能的多个芯粒，再通过不同位置的 EMIB 桥接起来，让 CPU、GPU、I/O 以及 HBM 等不同类型的芯片形成一个完整系统。英特尔已经将 EMIB 用于大规模量产，并表示其封装组装良率可以达到与复杂度相当的传统 FCBGA 封装接近的水平。
不过，EMIB 也有自己的限制。由于硅桥嵌入的是封装基板，而不是覆盖整个封装的大面积硅中介层，芯片之间的高密度连接最终仍然受到基板布线能力的影响。随着 HBM 带宽不断提升，AI 芯片内部的数据传输量越来越大，除了互连密度之外，供电也开始成为一个重要问题。对于高功耗 AI 芯片来说，如何在有限的封装空间里把足够大的电流快速、稳定地输送到芯片，同时降低电源噪声和传输损耗，已经成为 EMIB 进一步发展的关键。
EMIB-T 就是在这一背景下出现的升级方案。其中的 T 对应 Through-Silicon Via，也就是硅通孔。英特尔在 EMIB 原有的局部硅桥基础上加入 TSV，使电源可以通过硅桥直接从封装基板垂直送往上方芯片，而不必再绕行其他布线层。这样做可以缩短供电路径，提高供电密度，并改善高功耗、高带宽应用中的电源完整性。英特尔公开资料显示，EMIB-T 还可以在桥内整合多层铜电源、地线网络以及高密度电容，从而进一步降低供电网络阻抗和噪声。
如果把 EMIB 看成一座连接芯片的桥，那么 EMIB-T 最大的变化就是给这座桥增加了一条垂直通道。过去主要解决的是芯片之间怎么通信，加入 TSV 之后，封装还可以进一步解决电怎么直接送上去的问题。英特尔在 2026 年 ECTC 上展示的 EMIB-T 方案，已经将第一层互连凸点间距缩小至 25 微米，封装尺寸扩大到 120mm × 120mm，并支持超过 9 个 reticle 面积的计算与存储芯片集成，同时面向 12 Gb/s HBM4e 和 64 Gb/s UCIe 等高速互连。
这意味着 EMIB 正在从最初的局部硅桥进一步向更大尺寸、更高互连密度和更强供电能力发展。TrendForce 指出，随着 CoWoS-L 封装成本和台积电先进封装产能持续受到关注，EMIB 成为部分 AI 芯片厂商考虑的替代方案，Google 预计将在 2027 年采用 EMIB-T，AWS 也正在测试 EMIB 技术。尽管 EMIB-T 与 CoWoS-L 直接竞争，但 CoWoS-L 在技术成熟度和良率方面的优势预计将使其在 2028 年之前继续保持 AI 芯片主流封装技术的地位。对于英特尔而言，EMIB-T 除了扩大封装面积，还让局部硅桥同时承担高速信号和垂直供电，为更大规模的 AI 芯片集成提供新的封装路径。
从 CoWoS-L 到 EMIB-T，先进封装还要如何往前走
把CoWoS-L 和 EMIB-T 放在一起看，会发现它们竞争的本质已经超出封装技术本身。AI 芯片走到今天，已经很难只靠把晶体管做小来换取性能增长，越来越多的计算 Die、Chiplet 和 HBM 被集成进同一个封装，封装本身也开始成为芯片设计的一部分。CoWoS-L 选择继续扩大中介层，并通过 RDL 和局部硅互连完成不同区域的连接。EMIB-T 则沿着嵌入式硅桥继续推进。路线不同，但目标很接近，都是想让更多计算资源和存储资源在一个封装里高速协同。TrendForce 也因此判断，未来几年 AI 芯片的先进封装竞争仍会围绕更大尺寸和更高互连密度展开。
但封装越做越大，2.5D 封装自身也开始遇到越来越多的困难。
先看互连。AI 芯片内部的数据交换量已经大到一个程度，单纯增加计算单元并不够，算出来的数据还得尽快送达下一颗 Die 和 HBM。距离、线宽、布线数量都会影响传输速度，也会影响功耗。于是，封装里如何布局、哪些芯片应该放得更近，已经开始影响芯片性能。以前可以把封装理解成芯片制造完成之后的最后一步，现在这个说法不够准确。对于 Chiplet 架构来说，Die 如何排布、互连怎么实现等，是需要一起考虑的。业内也越来越重视 package-level co-design，即在芯片设计、封装和系统设计阶段就同时考虑电、热、机械等问题。
散热和良率同样是 2.5D 封装继续之后绕不开的问题。现在的 AI 加速器已经是高功耗器件，封装里放的芯片越多，局部热量也越集中。2.5D 至少还能把 GPU、ASIC 和 HBM 横向铺开，给散热留下空间，但横向空间终究有限。
良率方面，一颗 AI 芯片的价值本来就不低，现在一个封装里又集成了多颗计算 Die、HBM 和大量互连结构，任何一个环节出问题，都可能影响整个封装。芯片数量增加以后，制造、键合、测试和失效分析都需要更加精细。尤其到了超大尺寸封装阶段，大家看的已经不只是能不能做出来，还要看能不能稳定地做出来，而且要把成本压下来。
既然 2.5D 封装有这些困境，为什么不干脆放弃它，全面转向 3D 封装？从技术能力来看，3D 封装当然能够进一步提高单位面积的集成密度。台积电 SoIC 已经支持逻辑芯片与逻辑芯片、存储与逻辑芯片之间的 3D 集成，3nm SoIC 堆叠技术也已经在 2025 年进入量产。但对于高功耗 AI 逻辑芯片来说，大规模 3D 封装仍然面临散热、供电和良率三方面挑战。热量会被困在堆叠结构内部，供电需要穿过更多层，任何一层出问题都可能拖垮整个封装。更关键的是，3D 封装在技术和成本上都不够成熟，其需要多次流片和多套掩模版，开发和生产成本远高于传统 SoC，制造工艺复杂且良率较低，进一步推高了单位成本。同时，台积电 CoWoS 技术已实现十年量产，良率稳定在 90% 以上，而 3D 封装的良率提升仍依赖键合精度改进。目前只有少数技术领先的企业具备开发 3D 封装的能力，且主要应用于对价格不敏感的高端市场。因此，2.5D 封装仍更适合作为现阶段大规模 AI 芯片集成的主流路径。
所以，先进封装的下一场竞争，不会只追求封装尺寸。尺寸当然还会继续增长，互连密度也还会继续提高，但与此同时，信号完整性、电源完整性、散热、良率和成本都会成为必须一起解决的问题。芯片厂商也不能等到芯片设计完成之后再决定采用哪种封装，封装能力很可能从设计最开始就参与进来。再往后看，HBM 的发展也会继续给封装施压。HBM 容量和带宽持续提升，意味着单个 AI 封装需要承载的存储资源越来越多。计算 Die 继续增加，也会让芯片之间的数据交换更加频繁。封装、HBM 和计算芯片之间的关系会越来越紧密，甚至可能出现为了封装去改芯片的情况。
结语
CoWoS-L 和 EMIB-T 其实只是这一轮变化中的两个节点。它们解决的是今天 AI 芯片规模迅速膨胀之后最现实的问题。下一步真正考验产业链的，是能不能把更多芯片放在一起之后，依然让它们跑得快、散得掉热、及时供电，而且还能稳定量产。AI 芯片还在继续变 " 大 "，封装也只能跟着往前走。
下一轮边界会出现在哪里，值得我们持续关注。
