据台湾电子时报报道，停滞约 8 年后，台积电 SRAM 微缩技术有望迎来突破。台积电计划在 2028 年量产的 A14 工艺上，将高密度 6T SRAM 位单元面积缩小至 0.017 平方微米以下，降幅超过 19%。这将是自 2020 年 N5 量产以来，台积电 SRAM 单元尺寸的首次实质性缩减。
SRAM 是芯片内置高速缓存的核心单元，AI 大算力芯片、旗舰手机 SoC 对片上缓存容量需求持续走高，SRAM 单元尺寸直接决定单颗芯片可集成的缓存规模。行业内主流采用 6T 结构 SRAM，依靠六颗晶体管存储 1 比特数据，相比逻辑晶体管，SRAM 微缩难度更高，长期成为先进制程密度提升的瓶颈。
回顾台积电高密度 6TSRAM 位单元面积的演进轨迹：16nm 时代约为 0.074 平方微米，10nm 缩小至约 0.042，7nm 进一步降至约 0.027，N5（5nm）达到约 0.021 平方微米。2020 年 N5 量产，后续 N3、N2 节点持续迭代，逻辑晶体管依托 FinFET、GAA 纳米片结构持续拿到性能、密度红利，但 SRAM 单元尺寸几乎没有变化。也就是说，连续两代先进制程迭代，芯片缓存密度没能同步提升，制约了大缓存芯片的设计空间。
后果是缓存日益占据先进芯片更大的面积比例。对于 AI 加速器这类需要频繁搬运海量数据的芯片而言，缓存不足意味着必须更频繁地访问外部内存，即便原始算力提升，整体性能也会被拖累。
A14 是台积电第二代纳米片平台，定位 N2 之后的完整升级节点，采用 NanoFlex Pro 标准单元架构，主攻 AI、高性能计算与高端移动芯片市场。
SRAM 同步微缩，意味着 A14 芯片不仅逻辑算力更强，片上缓存容量也能同步放大，契合 AI 芯片对大容量高速缓存的刚需。
根据台积电提交给 2026 年 12 月 IEDM（国际电子器件会议）的论文摘要，A14 平台将展示 " 全球最小 SRAM 单元 "，尺寸低于 0.017 平方微米，并实现迄今最高的 SRAM 宏密度。按已披露数据，这一单元面积有望领先英特尔 18A 工艺——后者公布的高密度 SRAM 单元面积为 0.021 平方微米。
除 SRAM 优化外，整套工艺相比 N2 可实现 10%-15% 性能提升，或同等速度下功耗下降 25%-30%，整体逻辑密度提升 20% 以上，SRAM 密度提升约 19%。
需要指出的是，单元面积缩小并不等同于完整缓存密度的同比提升。SRAM 宏中还包含译码器、读出放大器等外围电路，实际密度增益取决于这些辅助电路能否同步缩减。
时间表方面，A14 目前处于试产阶段，用于评估节点可行性并让客户检验设计表现。若进展顺利，风险试产将于 2027 年启动，2028 年进入大批量生产。由于早期推进顺利，时间表存在提前数个月的可能，但台积电尚未正式确认加速。
