HBM 正在被重新定义

文 | 半导体产业纵横

随着 AI 大模型训练与推理需求持续爆发，算力芯片的性能瓶颈已从计算单元转向存储带宽，HBM 高带宽内存成为制约高端 AI 硬件迭代的核心关键。在 HotChips 2026 国际高端芯片技术大会上，全球两大存储龙头三星、SK 海力士集中披露了 HBM4 下一代技术演进路线，打破了行业沿用多年的 HBM 迭代逻辑。

相较于过往单纯提升 DRAM 速率与堆叠层数，新一代 HBM4 架构全面转向 Base Die 逻辑工艺升级、混合键合 3D 堆叠、EMIB 异构混合封装三大创新方向。技术迭代的背后，是 HBM 从单一存储器件向 " 存储 + 逻辑 + 封装 +IP+EDA" 一体化系统的转型。

01 从颗粒提速到系统优化，HBM 的演进逻辑发生切换

在此前 HBM3、HBM3E 的迭代周期中，行业技术升级逻辑相对固定，核心优化集中在 DRAM 存储颗粒本身，通过提升单颗粒传输速率、增加堆叠层数、优化微凸点互联结构，实现整体带宽的稳步提升。在此体系下，底部 Base Die 仅承担简单的信号转接、电源分配与测试辅助功能，充当被动信号桥梁角色。工艺架构长期沿用成熟存储衍生工艺，无需大规模迭代，整个 HBM 产品的技术壁垒与产能瓶颈，完全集中在 DRAM 制造环节。

但随着 AI 算力需求指数级增长，传统迭代模式的边际效应快速递减。超高带宽场景下，单纯提升 DRAM 速率会带来严重的信号串扰、功耗激增、时序偏移等问题，二维平面的优化已经无法适配超大算力负载。针对这一行业痛点，本届 HotChips 2026 大会上，三星与 SK 海力士同步释放全新技术思路，明确 HBM4 时代的核心突破点不再是存储颗粒，而是底层 Base Die 的系统性重构。

两大厂商在技术方案上形成明显差异化路线。三星在 HotChips 演讲中披露，其 HBM4/HBM4E 产品 Base Die 采用自家 4nm 逻辑工艺，CDie 使用 1c DRAM 节点，引脚速率最高达到 11.7Gbps，可向上拓展至 13Gbps，单堆栈带宽可达 3.3TB/s。通过逻辑工艺的高密度晶体管优势，Base Die 可集成更高性能的 PHY 电路、信号纠错模块与电源管理单元，大幅优化高速信号完整性，解决超高带宽下的时序紊乱问题。与此同时，三星在架构设计中明确，将部分内存控制逻辑下沉至 Base Die，有效释放 GPU 端的硅片面积，为算力单元扩容提供空间。

SK 海力士则采用分工协作的迭代模式，选择与台积电合作，Base Die 采用台积电 12nm 逻辑工艺，相较于三星的全自研逻辑架构，SK 海力士的方案更注重量产稳定性，通过优化 Base Die 的供电网络与热传导结构，适配 12 层乃至 16 层超高堆叠架构的散热与负载需求。两种路线的差异化布局，意味着 HBM4 的 Base die 内部逻辑架构不再统一，不同厂商的产品在工艺、性能、适配场景上形成天然差异，为后续供应链适配与芯片设计迭代增加了全新难度。

将 Base Die 切换逻辑工艺带来多重收益。逻辑工艺可以实现更高晶体管密度，PHY 电路的信号完整性、功耗控制得到优化，能够承载 HBM4 翻倍之后的 2048 位 I/O 位宽。同时 Base Die 富余的芯片面积，给近存计算带来硬件空间，HBM 不再仅仅作为数据容器，可以在存储内部完成简单的数据预处理，缓解冯诺依曼架构的数据搬运压力。但代价同样显著，HBM 不再是存储厂可以完全闭环完成的产品，逻辑代工产能、IP 设计能力、跨工艺协同仿真，全部变成 HBM 量产的约束条件。DRAM 厂商需要和逻辑代工厂深度协同，设计、验证、流片周期被拉长，供应链复杂度成倍上升。

02 多重先进封装路线并行

HotChips 2026 释放的另一个关键信号，HBM 的系统集成封装路线正在走向多元化，台积电的 CoWoS 不再是唯一解，混合封装方案登上舞台，同时堆叠内部键合技术向混合键合 3D 堆叠过渡。

SK 海力士在演讲中确认，正在评估英特尔 EMIB 嵌入式硅桥技术，用于 HBM4 与算力芯片之间的 2.5D 系统集成。传统 CoWoS 依靠整块大面积硅中介层完成 GPU 与 HBM 之间全部信号互连，性能优异，但中介层成本高昂，同时受光刻机光罩尺寸限制，产能扩张难度大，全球 CoWoS 的产能长期处于供不应求状态，头部客户优先锁定产能，其余厂商拿产线需要长时间排队。EMIB 放弃整片硅中介层，只在芯片信号交互的局部嵌入微型硅桥，有机基板承担大部分布线，局部硅桥完成高密度高速信号传输。这套方案可以降低封装成本，突破光罩尺寸限制，实现更大规模多芯片集成，谷歌 TPU 已经将 EMIB 纳入下一代方案选型清单。

但 EMIB 并不意味着直接替代 CoWoS。EMIB 的局部硅桥在极高密度信号场景下，信号损耗、电源完整性依旧和全硅中介层存在差距。SK 海力士的定位，是把 EMIB 作为重要补充路线，而不是全盘替代。高端训练芯片依旧会优先沿用 CoWoS，中高端推理、大算力加速器可以使用 EMIB 方案缓解封装产能压力，形成双路线并行的局面。

而 HBM 堆叠内部，也就是多层 DRAM Die 之间的键合技术，正处在从 MRMUF 向混合键合过渡的周期。现阶段 HBM4 量产版本，主流依旧使用 MRMUF、TCNCF 热压键合方案，依靠微凸点实现层间互连。但随着堆叠层数冲向 16 层，微凸点的间距、热阻、功耗逐步抵达物理极限。混合键合（Hybrid Bonding）相较于 MR-MUF 工艺，不仅能使核心芯片厚度增加 24%，将 TSV 间距缩小至 18 微米以下，还能在增加堆叠层数的情况下，将热阻大幅降低 35%，预计该技术最早落地于 HBM5，面向 16 到 20 层及以上超高堆叠。

不过，混合键合目前还处在小批量验证阶段，良率控制、设备成本、薄晶圆处理都存在挑战，2026 年不会大规模商用，行业普遍预期 20272028 年 HBM4E 迭代版本、HBM5 世代才会迎来混合键合规模化落地。

这也造就了当前 HBM 产业非常特殊的技术过渡形态：新一代 HBM4 产品，外部系统集成率先开启 EMIB 异构封装的多元化探索，缓解高端封装产能压力；内部 DRAM 堆叠依旧坚守 MRMUF 成熟热压工艺保障量产稳定性，混合键合仅做前置预研布局。多重技术路线同步推进、新旧工艺交叉并存，大幅放大了现阶段 HBM4 技术选型的不确定性。

除此之外，热管理正式成为超高堆叠 HBM 绕不开的核心卡点。16 层堆叠架构让 HBM 整体热负荷大幅攀升，热量堆积会直接导致带宽降频、性能无法满跑。针对这一痛点，两家厂商已拿出差异化解决方案：SK 海力士推出 IHBM 内置导热组件方案，通过在 HBM 的 D2D PHY 区域嵌入高导热且电绝缘的冷却组件，构建专用散热路径，可额外降低 30% 以上的热阻，提升系统的运行稳定性；三星则为远期 HBM5 产品规划铜散热通路设计，从硬件结构层面破解超高堆叠的散热难题。可以明确的是，未来高堆叠 HBM 产品的性能上限，不再单纯取决于带宽与速率参数，而是由热管理能力直接决定。

03 IP 与 3D EDA 成为 HBM4 隐形核心门槛

如今，HBM4 的核心壁垒不只是制造、封装，而是已经延伸至高速 IP 与异构 EDA 工具链两大软实力环节，成为当前产业最容易被忽视、却最关键的卡点。随着 HBM4 接口速率突破 9Gbps、IO 位宽翻倍扩容，高速 PHY、SerDes 接口 IP 的设计难度呈指数级上升。

高速 IP 并非简单的电路设计，需要深度适配 DRAM 颗粒特性、Base Die 逻辑架构、封装布线结构，完成信号完整性、电源完整性的联合仿真调试。当前全球成熟量产级 HBM4 高速 IP 资源高度集中，少数海外头部厂商凭借多年流片积累，垄断了主流算力芯片的 IP 配套市场。对于中小算力设计企业与新兴供应链厂商而言，无法获取成熟高速 IP，就无法适配 HBM4 架构，直接形成严苛的行业准入壁垒。

与此同时，3D 异构 EDA 工具链的短板，进一步放大了 HBM4 的落地难度。HBM4 属于典型的多工艺、多裸片异构集成系统，逻辑基底、存储堆叠、硅桥 / 中介层封装分属不同工艺体系，传统二维分立 EDA 工具无法完成跨裸片、跨工艺的协同仿真。在三维堆叠场景下，电学、热学、力学效应相互耦合，单一环节的仿真偏差，都会导致整体设计收敛失败。

当前行业主流设计流程存在明显割裂问题，前端逻辑设计、中端物理实现、后端封装仿真数据无法互通复用，迭代成本极高。HotChips2026 明确指出，HBM4 的规模化落地，高度依赖一体化 3DIC 协同设计工具链，可实现设计、工艺、封装、多物理场仿真全流程联动。EDA 工具的适配能力、高速 IP 的调试兼容性，直接决定 HBM4 的量产良率与性能上限，也是现阶段中小厂商难以突破的核心技术壁垒。

整体来看，本届大会完整勾勒出 HBM 产业的全新进化路径：告别传统单点硬件迭代模式，迈入架构、封装、工艺、软硬件生态协同升级的系统竞争时代。三星、SK 海力士的差异化技术路线，打破了行业长期的标准化格局，新旧工艺长期共存、场景化技术分层、系统能力决胜，将成为未来 2-3 年 HBM 赛道的核心发展常态，改写 AI 存储产业的竞争规则。